情報技術 - 実効アクセス時間のソースを表示

== 概要 ==
実効アクセス時間 (実効メモリアクセス時間) は、コンピュータシステムにおけるメモリアクセスの実際の所要時間を表す指標である。<br>
この時間は、単純なメモリアクセス時間だけでなく、キャッシュメモリの効果も考慮に入れて計算する。<br>
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キャッシュメモリへのアクセス時間は、数[ns]程度である。<br>
主記憶装置のアクセス時間はは、数十〜数百[ns]掛かることがある。<br>
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実効アクセス時間を改善するためには、キャッシュメモリのヒット率の向上が挙げられる。<br>
これは、適切なキャッシュサイズの設定、効率的なキャッシュ置換アルゴリズムの採用、プログラムの局所性を考慮したコーディングにより達成できる。<br>
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また、マルチレベルキャッシュシステムでは、各レベルのキャッシュについて実効アクセス時間を考慮する必要がある。<br>
例えば、L1キャッシュ、L2キャッシュ、L3キャッシュが存在する場合、各レベルでのヒット率とアクセス時間が全体の実効アクセス時間に影響を与える。<br>
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システム設計者にとって、実効アクセス時間の最適化は重要である。<br>
これは、ハードウェア面での改善 (高速なキャッシュメモリの採用、キャッシュサイズの最適化等) と ソフトウェア面での最適化 (効率的なメモリアクセスパターンの実装、プリフェッチの活用等) の両方が必要となる。<br>
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== キャッシュメモリ ==
キャッシュメモリは、現代のコンピュータアーキテクチャにおいて極めて重要な役割がある。<br>
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CPUの処理速度は非常に高速であるが、主記憶装置 (RAM) はそれに比べてかなり遅いという性能差がある。<br>
この速度のギャップを埋めるために、CPUと主記憶装置の間にキャッシュメモリが配置されている。<br>
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==== キャッシュメモリの特徴 ====
キャッシュメモリの特徴として、SRAMという高速なメモリ技術を使用していることが挙げられる。<br>
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SRAMはDRAMと比較して、データの読み書きが数倍から数十倍も高速である。<br>
ただし、製造コストが高く、集積度も低いため、容量は主記憶装置よりもはるかに小さい。<br>
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==== キャッシュメモリの動作原理 ====
キャッシュメモリの動作原理は、局所性の原理に基づいている。<br>
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まず、プログラムが実行される時、近い将来に使用される可能性が高いデータやプログラムコードを予測して、事前にキャッシュメモリに読み込む。<br>
これには、時間的局所性と空間的局所性という2つの重要な概念がある。<br>
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* 時間的局所性
*: 最近使用したデータは近い将来にも使用される可能性が高い。
* 空間的局所性
*: 現在使用しているデータの近くにあるデータも使用される可能性が高い。
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現代のプロセッサでは、通常複数レベルのキャッシュメモリが実装されている。<br>
L1キャッシュは最もCPUに近く最も高速であるが容量は小さく、L2キャッシュ、L3キャッシュと階層が下がるにつれて容量は大きくなるが速度は遅くなる。<br>
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この階層構造により、効率的なデータアクセスが実現されている。<br>
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==== キャッシュメモリの物理的な配置 ====
現代のプロセッサでは、キャッシュメモリは階層構造で実装されており、その配置場所はレベルによって異なる。<br>
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L1キャッシュは、CPUのコア内部に直接組み込まれている。<br>
これは最も高速なキャッシュであり、命令用 (L1-I) と データ用 (L1-D) に分かれている。<br>
L1キャッシュは、CPUコアと物理的に最も近い位置にあるため、アクセス速度は極めて高速である。<br>
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L2キャッシュは、一般的にCPUコアごとに専用のキャッシュとして実装されている。<br>
これは、L1キャッシュよりも大きな容量を持つが、物理的な距離が少し離れているため、アクセス速度はL1よりも若干遅くなる。<br>
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L3キャッシュ (ラストレベルキャッシュとも呼ばれる) は、CPU内の全コアで共有されるキャッシュとして実装されている。<br>
これは最も大きな容量を持つが、全コアからアクセスする必要があるため、L1やL2と比較すると速度は遅くなる。<br>
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<u>※注意 : L4キャッシュ</u><br>
<u>ただし、一部のシステムでは、L4キャッシュがCPUパッケージの外部に実装されているケースもある。</u><br>
<u>これは特別な高速メモリチップとして実装されており、CPUと主記憶装置の間に配置される。</u><br>
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==== キャッシュヒット / ミス ====
CPUが必要とするデータがキャッシュメモリ内に存在する場合をキャッシュヒット、存在しない場合をキャッシュミスと呼ぶ。<br>
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キャッシュミスが発生する時、より下位の階層からデータを取得する必要があり、これが処理の遅延につながる。<br>
そのため、キャッシュヒット率を高く保つことがシステム全体の性能向上に大きく寄与する。<br>
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== データ読み出しの流れ ==
キャッシュメモリをCPUと主記憶装置の間に配置することにより、CPUがデータを読み出す時の動作は以下に示すようになる。<br>
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# CPUが主記憶装置から読み込むデータは、キャッシュメモリにも同時に保持される。
# 次の同じデータをCPUが読み込む時は、高速で動作するキャッシュメモリからデータを読み出しする。
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== データ書き込みの流れ ==
CPUがデータを主記憶装置に書き込む時は、以下に示すような2種類がある。<br>
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* ライトスルー方式
*: キャッシュメモリにデータを書き込む時に主記憶装置にも同じデータを書き込む
*: これにより、データの一貫性が保持される。
*: <br>
* ライトバック方式
*: 普段はキャッシュメモリのみにデータを書き込み、キャッシュメモリが一杯になる場合は主記憶装置に書き出す。
*: この方式は処理が速くなるが、制御が煩雑になる。
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== 実効アクセス時間 (実効メモリアクセス時間) ==
実効アクセス時間 (実効メモリアクセス時間) は、CPUがデータにアクセスする際の平均的な所要時間を表す指標である。<br>
この時間は、キャッシュメモリと主記憶装置の両方へのアクセスを考慮して計算する。<br>
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[[ファイル:Effective Access Time.png|フレームなし|中央]]
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計算式は次式のようになる。<bt>
 実効アクセス時間 = (キャッシュアクセス時間 x ヒット率) + (主記憶アクセス時間 x (1 - ヒット率))
<br>
 例: 
 キャッシュメモリのアクセス時間: 10[ns]
 主記憶装置のアクセス時間 : 100[ns]
 ヒット率 : 0.9 (90%)
 
 実効アクセス時間:
 <math>10 \times 0.9 + 100 \times (1 - 0.9) = 9 + 10 = 19 \mbox{[ns]}</math>
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ヒット率を向上させるために、キャッシュメモリには様々な工夫が施されており、<br>
時間的局所性と空間的局所性の原理に基づき、キャッシュメモリへのデータの配置が最適化されている。<br>
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また、キャッシュミス (必要なデータがキャッシュメモリに存在しない状態) が発生した場合、主記憶装置からデータを読み込む必要がある。<br>
このミスによる遅延を最小限に抑えるため、現代のプロセッサでは複数レベルのキャッシュ階層が実装されており、各レベルで異なるサイズと速度特性を持っている。<br>
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実効アクセス時間を改善するための主要な方法として、キャッシュのプリフェッチ (先読み) 機能の活用がある。<br>
これは、プログラムの実行パターンを予測して、必要になる可能性の高いデータを事前にキャッシュメモリに読み込んでおく技術である。<br>
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また、キャッシュの置換アルゴリズムの最適化やキャッシュラインサイズの適切な設定等も、実効アクセス時間の改善に貢献する。<br>
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== 例題 ==
 例題:
 
 キャッシュメモリのアクセス時間が主記憶のアクセス時間の <math>\dfrac{1}{30}</math>、ヒット率が95[%]の時、
 実効メモリアクセス時間は、主記憶のアクセス時間の約何倍になるか求めよ。
<br>
* キャッシュメモリのアクセス時間
*: 主記憶のアクセス時間 × <math>\frac{1}{30}</math><br>
* ヒット率
*: 95[%] = 0.95
<br>
実効メモリアクセス時間の計算式<br>
 実効時間 = (キャッシュのアクセス時間 x ヒット率) + (主記憶装置のアクセス時間 x (1 - ヒット率))
<br>
主記憶装置のアクセス時間を1とする時、キャッシュアクセス時間は <math>\frac{1}{30}</math> であるため、<br>
実効アクセス時間 = <math>(0.95 \times \frac{1}{30}) + ((1 - 0.95) \times 1)</math><br>
<math>
\begin{align}
&= \dfrac{0.95}{30} + (0.05 \times 1) \\
&= 0.0317 + 0.05 \\
&= 0.0817 \qquad \cdots (1)
\end{align}
</math><br>
<br> 
(1)式は、主記憶装置のアクセス時間を1とした時の値であるため、実効メモリアクセス時間は、主記憶のアクセス時間の0.0817倍 (約1/12.2倍) となる。<br>
<br><br>


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